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XR16M890
REV. 1.0.0
UART WITH 128-BYTE FIFO AND INTEGRATED LEVEL SHIFTERS
T ABLE 10: T RANSMIT AND R ECEIVE FIFO T RIGGER T ABLE AND L EVEL S ELECTION
T RIGGER
T ABLE
FCTR
B IT -5
FCTR
B IT -4
FCR
B IT -7
FCR
B IT -6
FCR
B IT -5
FCR
BIT -4
R ECEIVE
T RIGGER L EVEL
T RANSMIT
T RIGGER
L EVEL
C OMPATIBILITY
Table-A
0
0
0
0
1 (default)
16C550, 16x255x,
0
0
1
1
0
1
0
1
1 (default)
4
8
14
16x554, 16x57x,
16x58x
Table-B
0
1
0
0
16
16C650A, 16L651,
0
0
1
1
0
1
0
1
0
1
1
1
0
1
8
16
24
28
8
24
30
16x265x, 16x564
Table-C
1
0
0
0
8
16x654
0
1
1
1
0
1
16
32
56
0
0
1
1
0
1
0
1
8
16
56
60
Table-D
1
1
X
X
X
X
Programmable Programmable 16x275x, 16C285x,
3.6
Line Control Register (LCR) - Read/Write
via TRG
register.
FCTR[7] = 0.
via TRG
register.
FCTR[7] = 1.
16C850, 16C854,
16C864
The Line Control Register is used to specify the asynchronous data communication format. The word or
character length, the number of stop bits, and the parity are selected by writing the appropriate bits in this
register.
LCR[1:0]: TX and RX Word Length Select
These two bits specify the word length to be transmitted or received.
BIT-1
0
0
1
1
BIT-0
0
1
0
1
35
W ORD LENGTH
5 (default)
6
7
8
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